前言：
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摘要：针对图像处理的实时性要求，设计了一种基于FPGA的图像压缩编解码系统。该系统包括实时图像采集、JPEG压缩以及UART传输等功能。采用Altera公司的DE系列开发板，应用Verilog HDL硬件描述语言对D5M摄像头进行配置，完成图像采集。在图像压缩模块，重点对2D-DCT变换进行改进。在基于Chen算法的基础上采用二分频信号控制器，减少了加法器的调用，实现其快速运算，进而完成图像压缩功能。在URAT传输模块，主要完成串行通信与并行通信间的转换。测试表明，图像的压缩比达到26.3:1，其均值信噪比大于40 dB，压缩后的视觉效果良好，符合设计要求。
关键词：FPGA、JPEG压缩算法、RS_232、D5M摄像头
0 引言
数字化处理后的图像，其所随带的信息量是庞大的，这将严重影响到图像的存储与传输。因此，图像压缩具有重要的现实意义[1-2]。而在实际的工程需求中，由于图像数据量的巨大以及对于处理实时性的要求，如果单纯依靠软件来实现图像的处理往往非常耗时。为此，采用能够并行处理的硬件实现可以大大加快数据处理的速度，且在程序设计时具体更高的灵活性。
本设计以FPGA开发平台作为整个系统的控制核心，由I2C总线进行实时图像获取，并将它实时转换为RGB格式的图像数据。利用JPEG算法分别对Y、Cb、Cr分量实现编码处理，应用Verilog HDL硬件语言编程，大大加快处理速度。压缩后的数据码流通过RS_232串口传输给PC，最终导入MATLAB中进行解压缩和恢复图像。
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