关键词：IBIS模型、SPICE模型

信号完整性分析建模

合理进行电路建模仿真是最常见的信号完整性解决方法，在高速电路设计中，仿真分析越来越显示出优越性。它给设计者以准确、直观的设计结果，便于及早发现问题，及时修改，从而缩短设计时间，降低设计成本。在电子设计中已经有多种可以用于PCB板级信号完整性分析的模型。其中最为常用的有三种,分别是SPICE、IBIS和Verilog-A。与SPICE和IBIS模型不同的是，在Verilog-AMS语言中是由用户来编写描述元器件行为的方程式。本文主要比较IBIS模型与SPICE模型。

IBIS模型及SPICE模型区别

SPICE模型是对电路中实际的物理结构进行描述。由于其精确性和多功能性，已经成为电子电路模拟的标准语言。采用SPICE模型在PCB板级进行信号完整性分析时，需要集成电路设计者和制造商提供能详细准确的描述集成电路I/O单元子电路的SPICE模型和半导体特性的制造参数。由于这些资料通常都属于设计者和制造商的知识产权和机密，所以只有较少的半导体制造商会在提供芯片产品的同时提供相应的SPICE模型。

SPICE模型的分析精度主要取决于模型参数的来源(即数据的精确性)，以及模型方程式的适用范围。而模型方程式与各种不同的数字仿真器相结合时也可能会影响分析的精度。有的半导体生产者在向外界提供SPICE模型时，常常会对一些涉及到知识产权的部分进行‘清理’，这样也会导致仿真结果的不准确。

IBIS模型不对电路的具体结构进行描述，而只是采用I/V和V/t表的形式来描述数字集成电路I/O单元和引脚的特性。半导体厂商很容易在不透露自己的知识产权的同时为客户提供这种模型。IBIS模型的分析精度主要取决于I/V和V/t表的数据点数和数据的精确度。由于基于IBIS模型的PCB板级仿真采用查表计算，因而计算量较小，通常只有相应的SPICE模型的1/10到1/100。用它进行仿真的速度要比用SPICE模型快。

随着电路板的设计越来越复杂，使用SPICE模型仿真会花去很长的时间，而使用IBIS模型使得对整个电路板上的系统进行仿真成为可能。虽然IBIS模型没有SPECE模型那么精确，但对于系统级分析而言已经是完全足够了。由于IBIS模型的方便，快捷，以及具有必要的精确度，越来越多的半导体厂商都愿意向客户免费提供自己产品的IBIS模型。

由于目前还没有一种统一的模型来完成所有的PCB板级信号完整性分析，因此在高速数字PCB板设计中，需要混合各种模型来最大程度地建立关键信号和敏感信号的传输模型。

对于分立的无源器件，可以寻求厂家提供的SPICE模型，或者通过实验测量直接建立并使用简化的SPICE模型。对于关键的数字集成电路，则必须寻求厂家提供的IBIS模型。目前大多数集成电路设计和制造商都能够通过web网站或其它方式在提供芯片的同时提供所需的IBIS模型。对于非关键的集成电路，若无法得到厂家的IBIS模型，还可以依据芯片引脚的功能选用相似的或缺省的IBIS模型。当然，也可以通过实验测量来建立简化的IBIS模型。对于PCB板上的传输线，在进行信号完整性预分析及解的空间分析时可采用简化的传输线SPICE模型，而在布线后的分析中则需要依据实际的版图设计使用完整的传输线SPICE模型。

参考资料：

1.CSDN：高速电路设计与仿真之Model Integrity篇

2.ekylin：基于信号完整性分析的高速数字PCB的设计方法

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