乘着现在项目还不忙，我来做一些记录。

OK，算是如愿做上了现在这个工作，对我未来，最起码现在看下来，可以延长一下我的职业生涯寿命（35岁危机呀）。

今天呢开始初步挑选一下工艺库，本着三个原则：1：track小（元器件高度）；2：gate density高；3：low power（LVT>RVT>HVT）；

然后结合目前的需求，需要IO和logic的，memory的不需要；所以：

A：关于logic的工艺库，因为选择项也不多，12T和9T的，选择了9T的；9T的RVT和HVT还各有后缀是“cadence CDSLIB”，估计是模数混仿的时候需要用到的lib，也选上吧；

B：IO的，选择了3.3V电压的2个，Hybrid（球形压下来的）和Wirebond（连线的），都先选下来；

好了，提交申请，等待文件。。。