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本文介绍一些verilog实现的数字电路的实例。如有错误，欢迎指出，感谢。

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乒乓操作

实验原理：在一个数据进行缓存的时候，另一个数据进入数据流选择单元就可以减少延时，让各个模块同时工作。

Experimental principle: When one data is cached, another data enters the data stream selection unit to reduce the delay and allow each module to work at the same time.

代码：

code:

波形：

wave:

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流水线

实验原理：以并行的进行单向数据流处理，提高数据处理速度，将一个很长的组合逻辑可以进行拆分，让其并行执行。

Experimental principle: One-way data stream processing is performed in parallel to improve data processing speed, and a long combinational logic can be split and executed in parallel.

核心代码：

core code:

波形：

wave:

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串并转换

实验原理：进行串入并出或者并入串出的操作，串入并出就可以设置一个缓存器和计数器，每个时钟周期里面就把数据存入，通过判断计数器的值等待数据存完后就可以进行输出了，并入串出可以将数据存入一个缓存器后在每个时钟周期进行移位，等待计数器计到某个值后就停止移位。

Experimental principle: perform serial-in-parallel-out or parallel-in-serial-out operations, a buffer and a counter can be set up for serial-in-parallel-out, and the data is stored in each clock cycle, and the data is stored by judging the value of the counter. The output can be performed, and the parallel input and serial output can store the data in a buffer and shift it every clock cycle, and stop shifting after waiting for the counter to count to a certain value.

参考资料：

《FPGA/CPLD边学边练》吴厚航著

百度

翻译：谷歌翻译